用全 0 的 SystemVerilog 填充文字的尾部
Fill the tail of a literal with all 0's SystemVerilog
我是 SystemVerilog 的新手。我想使用相当长的文字作为掩码。这个文字应该是 18 个字节长，唯一相关的部分是最高有效字节，因为 14 个最低有效字节需要全为 0。写 'h00000FFC00000000000000000000000000 很乏味。有没有更好的方法呢？
使用串联可以轻松解决该问题。对于我在问题中展示的例子，它会是这样的：
{32'h0000_0FFC, 112'b0}
流运算符左对齐到最高有效位。
dest = {>>{32'h0000_0FFC}};
我是 SystemVerilog 的新手。我想使用相当长的文字作为掩码。这个文字应该是 18 个字节长，唯一相关的部分是最高有效字节，因为 14 个最低有效字节需要全为 0。写 'h00000FFC00000000000000000000000000 很乏味。有没有更好的方法呢？
使用串联可以轻松解决该问题。对于我在问题中展示的例子，它会是这样的：
{32'h0000_0FFC, 112'b0}
流运算符左对齐到最高有效位。
dest = {>>{32'h0000_0FFC}};