SystemVerilog引入了逻辑，但为什么呢？
SystemVerilog introduces logic, but why?
SystemVerilog 中是否有我可以使用 logic 但不能使用 reg 的区域？
我找了很多这个问题的答案，但没有一个。
根据 IEEE 标准 1800-2017，第 6.11.2 节2 态（双值）和 4 态（四值）数据类型：
The keyword reg does not always accurately describe user intent, as it
could be perceived to imply a hardware register. The keyword logic is
a more descriptive term. logic and reg denote the same type.
因为它们表示相同的类型，所以它们应该可以互换。
SystemVerilog 中是否有我可以使用 logic 但不能使用 reg 的区域？
我找了很多这个问题的答案，但没有一个。
根据 IEEE 标准 1800-2017，第 6.11.2 节2 态（双值）和 4 态（四值）数据类型：
The keyword reg does not always accurately describe user intent, as it could be perceived to imply a hardware register. The keyword logic is a more descriptive term. logic and reg denote the same type.
因为它们表示相同的类型，所以它们应该可以互换。