如何在 SystemVerilog 生成块中创建命名常量？

Question

我需要在 SystemVerilog 和 VHDL 代码之间传输一组值。为此，我必须将 SV 结构展平为位向量，传输位向量，并在 VHDL 端重建结构。不幸的是，我在 SV 方面遇到了一个严重的问题。我的“扁平化器”具有以下代码：

   generate
    for(genvar i=0;i<nlinks;i++)
      for(genvar j=0;j<2;j++)
        begin
        const int base = 2 * i + j;
           assign vf[base] = lct_aligned[i][j].vf;
           assign hs[(8*base+7):8*base] = lct_aligned[i][j].hs;
           assign wg[(7*base+6):7*base] = lct_aligned[i][j].wg;
           assign ql[(4*base+3):4*base] = lct_aligned[i][j].ql;
           assign cp[(4*base+3):4*base] = lct_aligned[i][j].cp;
           assign lr[base] = lct_aligned[i][j].lr;
           assign bc0[base] = lct_aligned[i][j].bc0;
           assign bx0[base] = lct_aligned[i][j].bx0;
           assign ser[base] = lct_aligned[i][j].ser;
           assign cid[(4*base+3):4*base] = lct_aligned[i][j].cid;          
        end 
     endgenerate

不幸的是，它在每个“赋值”行给出“base is not a constant error”。当我将“base”替换为“(2*i+j)”时，代码编译正确，但可见性和可维护性明显降低。

   generate
    for(genvar i=0;i<nlinks;i++)
      for(genvar j=0;j<2;j++)
        begin
           //const int base = 2 * i + j;
           assign vf[(2*i+j)] = lct_aligned[i][j].vf;
           assign hs[(8*(2*i+j)+7):8*(2*i+j)] = lct_aligned[i][j].hs;
           assign wg[(7*(2*i+j)+6):7*(2*i+j)] = lct_aligned[i][j].wg;
           assign ql[(4*(2*i+j)+3):4*(2*i+j)] = lct_aligned[i][j].ql;
           assign cp[(4*(2*i+j)+3):4*(2*i+j)] = lct_aligned[i][j].cp;
           assign lr[(2*i+j)] = lct_aligned[i][j].lr;
           assign bc0[(2*i+j)] = lct_aligned[i][j].bc0;
           assign bx0[(2*i+j)] = lct_aligned[i][j].bx0;
           assign ser[(2*i+j)] = lct_aligned[i][j].ser;
           assign cid[(4*(2*i+j)+3):4*(2*i+j)] = lct_aligned[i][j].cid;        
        end 
     endgenerate

有什么方法可以在 SystemVerilog 生成块中为复杂表达式定义常量吗？

Answer 1

一个const变量并不是一个真正的常量。它是一个在 run-time 值处写入一次的变量。 parameter 或 localparam 是编译时间常量。只需将 const 替换为 parameter.

如何在 SystemVerilog 生成块中创建命名常量？

How to create a named constant in the SystemVerilog generate block?

constants

system-verilog

generate