模块端口列表中的系统verilog接口

Question

我想将系统 verilog 接口放在一个具有不同 modports 的单独文件中。该接口必须由其他文件中的 sv 模块使用。就像可以将包导入到模块文件中一样，接口如何做到这一点？

谢谢

Answer 1

您不需要像处理包那样进行任何导入。

只需在其他 sv 模块的同一库中使用 modports 编译接口。

编辑以添加文件示例：

iface.sv

interface iface (input logic clk);
  logic s;
  modport slave (
    input s
  );
endinterface

ab.sv

module ab( iface.slave ins0 ); 
endmodule

system verilog interface in module port list