无法驱动时钟块输入信号

Question

无法驱动时钟块输入信号data_rvalid_i。

CB_CODE:

  default clocking response_driver_cb @(posedge clk);    

    input   reset;               
    output  data_req_o;
    input   data_gnt_i;
    output  data_addr_o;
    output  data_we_o;
    output  data_be_o;
    input   data_rvalid_i;
    output  data_wdata_o;
    input   data_rdata_i;
    input   data_err_i;    
  endclocking

驱动补丁码：

  task reset_signals();

    `DRIVER_IF.data_rvalid_i  <= 1'b0;
    `DRIVER_IF.data_gnt_i     <= 1'b0;
    `DRIVER_IF.data_rdata_i   <= 'b0;
    `DRIVER_IF.data_err_i     <= 1'b0;
  endtask : reset_signals

Answer 1

时钟块输入是read-only；你不能驾驶它们。

Ether 删除驱动语句，或将该信号的时钟块方向更改为 output 或 inout。

无法驱动时钟块输入信号

Clocking block input signal can not be driven

verification

system-verilog