使用 Modelsim 的 Do 文件包含 Verilog 头文件
Include a Verilog Header file using a Do file for Modelsim
在系统-verilog 文件中，我得到的是 Verilog 头文件 (.vh) 的 include。当我在 Modelsim 中手动 运行 模拟时，我通常会进入文件的属性（"Verilog & SystemVerilog" 选项卡）并在其中包含包含头文件的目录。我将如何在我尝试创建的 .do 文件中引用它？
假设您有一个包含在 `include 宏中的文件；您应该能够在编译命令中使用 +incdir+<path> 参数；其中路径是包含 .vh 或 .svh 文件的目录的路径。
在系统-verilog 文件中，我得到的是 Verilog 头文件 (.vh) 的 include。当我在 Modelsim 中手动 运行 模拟时，我通常会进入文件的属性（"Verilog & SystemVerilog" 选项卡）并在其中包含包含头文件的目录。我将如何在我尝试创建的 .do 文件中引用它？
假设您有一个包含在 `include 宏中的文件；您应该能够在编译命令中使用 +incdir+<path> 参数；其中路径是包含 .vh 或 .svh 文件的目录的路径。