在哪里放置 SystemVerilog 接口，以及如何命名接口和文件
Where to place the SystemVerilog interfaces, and how to name the interfaces and the files
我正在用 SystemVerilog 为我的设计编写一些接口，我有很多。我想知道是否有一些关于如何组织它们的具体指南。
现在我将所有界面都放在一个文件中。我想知道我应该将它们中的每一个放在一个单独的文件中还是全部放在一个文件中。如果有一些关于如何命名文件的具体指南。
谢谢。
虽然答案可能看起来很固执，但工具在设计时考虑到 每个设计单元一个文件，并且文件名应与单元名相匹配。因此，如果接口的名称是 foo，则文件的名称应该是 foo.sv 这样，该工具就可以在目录中搜索文件，而无需单独指定它们。 *.sv 扩展名让工具知道文件是用 SystemVerilog 语言编写的。
每个单元一个文件使调试更容易并简化代码覆盖分析。每个单元坚持一个文件可能还有其他关于项目管理的原因，但这些确实变得更加固执己见。
我正在用 SystemVerilog 为我的设计编写一些接口，我有很多。我想知道是否有一些关于如何组织它们的具体指南。
现在我将所有界面都放在一个文件中。我想知道我应该将它们中的每一个放在一个单独的文件中还是全部放在一个文件中。如果有一些关于如何命名文件的具体指南。
谢谢。
虽然答案可能看起来很固执，但工具在设计时考虑到 每个设计单元一个文件，并且文件名应与单元名相匹配。因此，如果接口的名称是 foo，则文件的名称应该是 foo.sv 这样，该工具就可以在目录中搜索文件，而无需单独指定它们。 *.sv 扩展名让工具知道文件是用 SystemVerilog 语言编写的。
每个单元一个文件使调试更容易并简化代码覆盖分析。每个单元坚持一个文件可能还有其他关于项目管理的原因，但这些确实变得更加固执己见。