test-bench
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测试台输出意外(总是 stx 和红线)
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是否可以在测试台中定义循环函数
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verilog $time 基于时钟周期
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有没有办法保护covergroup bins的创建
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如何在 VHDL 中正确使用断言?
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VHDL assert testbench with for 循环
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凿子测试 - 内部信号
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Verilog 测试平台未正确读取测试向量
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如何在测试台的真实 table 中分配 Don't Care 值?
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Verilog 中的确定性;事件控制
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如何在 Verilog 测试台中写入字符串值?
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在 systemverilog 中实现 for 循环
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我如何为多个模块编写测试平台?
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VHDL test bench 中的 case 语句取递减值
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Verilog:如何获得在时钟上升沿后具有特定延迟的信号?
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如何在顶级 DUT 中的模块上使用 System-Verilog 断言
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我需要 modelsim 来查看内部变量
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在 ModelSim 中使用测试平台而不是“.do”文件有什么优势?
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使用大型单行文本文件中的整数进行测试
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遍历 makefile 参数列表