uvm
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uvm 中的 systemverilog 中的事件控制“@”在分配后定义
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在 System Verilog 中检测时标
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UVM DPI-C函数导入
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强制来自 UVM 驱动器的内部 DUT 信号
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有没有办法在 systemverilog 中使用 'map' 数组?
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访问内部模块(tb.dut.a.b)顶级tb级别的apb接口
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有没有办法将 uvm_tlm_analysis_fifo 连接到 uvm_driver?
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即时更改时钟块时钟极性
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我正在尝试对必须发送到 DUT 的一些随机数据包(我可以应用于固定数据包)应用约束
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我们可以将一个 uvm_reg_map 连接到多个音序器吗
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UVM 中的域分离
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如何在断言中使信号稳定一段时间
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我是否需要避免 UVM 中的 OOMR(模块外参考)代码?
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尝试将数据从记分板传递到序列时出现错误,如何摆脱它?
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实例和接口的索引数组
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为什么 uvm_tlm_fifo 需要 put_export 和 get_peek_export?
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uvm_sequence_item get_type_name 应该是虚拟的
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有没有办法修复与工厂支持基于字符串的查找相关的警告?
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选择什么环境架构来验证多接口模块
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如何设置基础测试环境以便与 inherit 类 一起使用?