fpga
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使用 Vivado IIC IP 流的错误 s_axi_bvalid、s_axi_wready 和 s_axi_awready 信号
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如何更改输入时序?
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无法从 FPGA 接收 UDP 数据包
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根据输入更改计数器目标
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Baysis2 键盘端口总是高
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在 verilog 上测试 ps/2 的代码
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使用 De2-115 开发板 运行 在不同的开发板上开发项目?
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为什么 If 语句会导致 verilog 中的闩锁?
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带cocotb的verilog:赋值语句
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两者的含义相同吗?
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在 VHDL 中,声明一个大向量和使用它的切片与声明多个小向量之间有区别吗?
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代码综合失败,没有严重警告或错误?
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确定 FPGA Spartan-6 上的时钟频率
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Xilinx 约束文件中的 IO 数组 [VHDL Spartan-6]
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Error: indexed name is not a integer
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LMS 在 LabVIEW fpga(高吞吐量特性)中的实现
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AXI 总线上的自定义 IP
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如何根据常量的对数设置 VHDL 矢量大小
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不可综合的 VHDL 代码
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ERROR: Signal signal_led cannot be synthesized, bad synchronous description