digital-logic
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AVR ATmega32U4 数字输出上的振荡信号
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如何将 1 位输入连接到 Logisim 中 4x16 解码器的选择引脚?
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Verilog error: Range must be bounded by constant expressions
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verilog,为什么这是对 net 的非法引用
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简化以下布尔表达式并使用卡诺图进行验证
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如何判断一个整数是否有符号?
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为什么这个 VHDL 代码可以工作? 4:2 使用 Case 语句的优先级编码器
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使用 2 至 4 解复用器和 2 输入或门设计异或门和异或门
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VHDL 为什么状态 S0 在不应该处于活动状态时处于活动状态?
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可综合的 Verilog 模块化移位寄存器
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vhdl 中的索引约束冲突
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任何逻辑门的最大输入数是多少?
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最小项的总和与最大项的乘积
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SOP 中的布尔表达式
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如果级别敏感块中缺少 "else" 子句
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设计一个系统定时器(可编程逻辑定时器)
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Verilog 中的环形计数器
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使用 Verilog 在 32 位 ALU 中实现一位标志
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bit_vector 静态常量越界
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使用 Verilog 的 4Way 解复用器电路