digital-logic
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如何在 Verilog 中使用参数化位宽作为常量值?
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锁存器对半个时钟周期是透明的。方法?
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HDL 计数器和标志编码风格
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和/或 java
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使用 MUX 分析数字电路的输出
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ERROR: 'Checker 'xor_module_b' not found. Instantiation 'x0_1' must be of a visible checker.'?
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verilog 中 FSM 没有状态初始化或更改
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如何使用多种模式加密 4 位数字?
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我们是否使用灰色计数器来避免异步 FIFO 中的亚稳态?
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AVR 微控制器中的 USART 数字逻辑是什么?
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VHDL代码混乱
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vhdl 中寄存器的算术平均值
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SystemVerilog:S-R 锁存器无法正常工作
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进程内部的实体实例化
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SystemVerilog 中需要什么类型的可变移位运算符?
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SystemVerilog Error: variable written by continuous and procedural assignments
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二维数组需要 1 维
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将时钟延迟一小部分时间
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多个 8 位寄存器连接到同一输出 (VHDL)
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比较 Sign 和 Overflow Flag 如何确定操作数关系?