hdl
-
遇到[0]：用Not实现Not16时，不能使用内部节点的子总线
-
iCE40 FPGA 中的级联 BRAM
-
VHDL - 将 std_logic_vector 与声明的无符号常量进行比较时出错？ unsigned 已转换为 std_logic_vector
-
为什么输出处于未知状态？
-
localparameters 使代码通用以支持不同的数据宽度
-
如何编写参数化延迟寄存器？
-
ALU NOOP 案例推断出一个闩锁：这样可以吗？
-
[-1:0] 在 Verilog 中是什么意思？
-
带先行进位的 4 位加法器的 Verilog 测试平台
-
如果同一数组被声明为不同的模式，则声明为输出寄存器的数组与保存在多触发器中的信号不能共存
-
声明具有参数化宽度的常量
-
尝试为 nand2tetris 构建 PC（计数器），但我在逻辑上遇到了一些麻烦
-
Verilog：if语句和case语句的区别
-
在 Verilog 中的 for 循环中使用递归赋值
-
传递向量并对其执行操作会导致 X
-
2 的补码 std_logic_vector 到无符号数
-
如何通过消除嵌套的 if-else 语句来简化时序逻辑设计
-
在传递带有向量的文件时，如何在测试台中使用枚举？
-
在 VHDL 中对向量进行排序
-
我如何在 Verilog 上制作可综合的参数化编码器？