fpga
-
iCE40 FPGA 中的级联 BRAM
-
如何引导FPGA的ddr内存？
-
无法使用 vid 0403、pid 6010 打开 ftdi 设备
-
verilog中两条语句的区别
-
在 register/flipflop 分配期间未在 Vivado 仿真中看到时钟周期延迟
-
HLS：如何分离 AXI4 信号
-
localparameters 使代码通用以支持不同的数据宽度
-
Error: [VRFC 10-2951] 'WIDTH_DIFF' is not a constant
-
如何控制 Kristen FPGA 实现多余的寄存器？
-
多位信号的时钟域交叉
-
延迟计数器不递增？有限状态机
-
VHDL Modelsim：数组长度不匹配（空数组与长度为 8 的数组）
-
为什么我的反击价值会产生 StX？
-
当 运行 来自 github 操作时，aocl 命令无法正常工作
-
VHDL - 为什么不在 "process" 块中包含 else 条件是不好的做法？
-
在 Verilog 中减去负数（因此实际执行加法）时的错误结果
-
如何在不从 Basysy3 FPGA 获取多个输入的情况下将有限状态机正确地实现到 VHDL 中
-
iCE40 Ultra Plus 5k — 如何设置 PLL（无需专有 GUI 工具）（续）
-
哪个更复杂？计算一个 64 位 CRC 或两个具有不同多项式的 32 位 CRC？
-
Error: "Failed to find 'return' in hierarchical name 'return" when simulate in ModelSim